Intel 火力全开：2024开启埃米时代，2025或用下一代光刻机「反超台积电」

在穷尽元素周期表之前，摩尔定律都不会失效。

 作者 | 包永刚 吴优 

过去几十年间，英特尔凭借摩尔定律和先进半导体制程持续引领行业的发展。但摩尔定律的放缓以及在10纳米制程上的一再延期让许多人对英特尔的领导力失去了信心。英特尔新任CEO Pat Gelsinger也说，英特尔需要加速创新的节奏。

不过，英特尔在先进制程上不被看好还有一个关键原因就是节点命名。因此，继今年三月宣布IDM 2.0计划之后，英特尔今天又公布了最新的半导体制程和先进封装的路线图。英特尔计划在2024年用Intel 20A制程将半导体行业带入埃米时代（1纳米=10埃米）。

“对于未来十年走向超越1纳米节点的创新，英特尔有着一条清晰的路径。在穷尽元素周期表之前，摩尔定律都不会失效，英特尔将持续利用硅的神奇力量不断推进创新。”Pat Gelsinger表示。

Pat信心满满的表示英特尔回来了。

他认为，英特尔在先进制程和封装技术上的创新，将使其在2024年在制程性能水平上与同行齐头并进，在2025年再度领先业界。

英特尔在今天也宣布AWS将成为第一个使用英特尔代工服务（IFS）封装解决方案的客户。英特尔也将与高通合作，共同开启半导体的埃米时代。同时，英特尔今天讨论的许多创新技术也会向IFS客户提供。

英特尔全新节点命名体系，未来五年

节点每年更新

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芯片工艺制程最初是微米级别，其命名方式与晶体管的栅极长度相对应，后来晶体管越来越小，栅极长度越来越微缩，芯片工艺制程实现从微米级到纳米级别的飞跃，这时命名法则依然同栅极长度一一对应。

到了1997年，由于应变硅（strained silicon）等新技术的出现，晶体管栅极长度的微缩不再是提高芯片性能最重要的指标，加上芯片市场化的日益成熟，包括英特尔在内的许多芯片公司的工艺节点命名方法开始不再与实际的晶体管的栅极长度相匹配，而是使用各不相同的制程节点命名和编号规则，节点命名规则“百花齐放”。

如今，整个行业，包括英特尔在内，使用着各不相同的制程节点命名和编号方案，这些多样的方案既不再指代任何具体的度量方法，也无法全面展现该如何实现能效和性能的最佳平衡。

“今天，英特尔想要更新自己的命名体系，以创建一个清晰、一致和有意义的框架，来帮助我们的客户对整个行业的制程节点演进有一个更准确认知，进而做出更明智的决策。”英特尔CEO Pat Gelsinge说道。

英特尔命名体系基于客户看中的关键技术参数而提出，即性能、功率和面积（PPA），且将从下一代节点开始生效。

目前，英特尔正在生产10纳米SuperFin节点的芯片，10nm晶圆的数量已经远超同期生产的14nm晶圆的数量，这一代产品的命名将不会改变。

原本英特尔10纳米SuperFin节点的下一代被称之为Enhaned SuperFin，现在更名为Intel 7，Intel 7之后是Intel 4和Intel 3，Intel 3的下一代，将被称为Intel 20A，摩尔定律持续有效，半导体进入原子水平之上的时代——埃米时代。

2021年推出Intel 7系列产品

同10纳米SuperFin相比，Intel 7每瓦性能将提升大约10%-15%，与一个完整制程节点的性能增益相当。

英特尔的全球技术开发团队负责人Ann Kelleher博士介绍，Intel 7的性能提升主要源于几项技术创新：通过采用更高应变性能和更低电阻的材料让电子更快地通过通道，以新型高密度蚀刻技术和流线型结构实现更好的能耗控制，用更高的金属堆栈改进电能传输，实现布线优化。

Intel 7的产品——Alder Lake客户端系列将于2021年推出，随后是面向数据中心的Sapphire Rapids，将于2022年第一季度投产。此外，Ponte Vecchio GPU也将采用Intel 7工艺，于2022年初上市，其中集成了基片（base tiles）和Rambo缓存晶片（Rambo cache tiles）。

2022年投产首个完全采用EUV的Intel 4

Intel 4是英特尔首个完全采用极紫外光刻（EUV）技术的制程节点。EUV采用高度复杂的透镜和反射镜光学系统，将13.5纳米波长的光对焦，从而在硅片上刻印极微小的图样。相较于之前使用波长为193纳米的光源的技术，这是巨大的进步。

雷锋网了解到，面向客户端的Meteor Lake和面向数据中心的Granite Rapids都见将基于Intel 4 ，于2022年下半年投产，2023年出货。

在芯片代工领域，台积电能够保持其领先地位，最先研发并量产出5纳米工艺节点芯片，重要原因之一就是采用了EUV光刻技术，且与ASML保持着良好的合作关系。

Ann Kelleher表示，将EUV投入量产，需要构建一个以该设备为中心的完整供应链生态——光刻胶、掩模生成、蒙版加附、计量检测。英特尔努力构建EUV生态，也有一些优势，比如其子公司IMS作为EUV多波束掩模刻写仪的全球主要供应商，能够为EUV光刻技术提供掩模必备工具。

EUV也将成为英特尔实现再次实现制程领先的关键。英特尔称其正在同ASML定义、构建和部署下一代EUV工具，高数值孔径EUV（High-NA EUV），集成更高精度的透镜和反射镜，刻印出更微小的图样，有望率先获得业界第一台High-NA EUV光刻机，并计划在2025年成为首家在生产中实际采用High-NA EUV的芯片制造商。

“这些进展也取决于我们和业界其他关键参与者的密切合作。与包括应用材料（Applied Materials）、泛林集团（LAM Research）和东电电子（TEL）在内的设备供应商的合作。”Ann Kelleher表示。

一位微电子研究员表示，台积电现在用的EUV光刻机应该是0.33数值孔径，到了下一个工艺节点，比如3纳米，就需要使用多重曝光，但如果使用High-NA EUV，即0.55na，就只需要一次曝光。目前ASML正在研发High-NA EUV光刻机。

2023年下半年开始生产Intel 3产品

较之Intel 4，Intel 3将在晶体管每瓦性能上实现约18%的提升，在功耗和面积上也会有所改进。

这主要是因为Intel 3增加了一个比Intel 4更高密度、更高性能的库，提高了内在驱动电流，以完全优化FinFET晶体管，通过减少通孔电阻，优化了互连金属堆栈，与Intel 4相比，在更多工序中增加了EUV的使用。

2024年用Intel 20A开启半导体埃米时代

Intel 3之后的下一个节点是Intel 20A，这将是英特尔能否实现再次引领半导体制造的关键节点。Intel20A有将采用全新的晶体管架构RibbonFET，采用创新技术PowerVia。英特尔宣布，高通将会在Intel 20A制程上与其合作。

RibbonFET 是英特尔对Gate All Around晶体管的实现，它将成为英特尔自 2011 年率先推出 FinFET 以来的首个全新晶体管架构。Gate All Around已经在业界被研发多年，通过堆叠多个通道，即纳米带，可以实现与多个鳍片相同的驱动电流，但占用的空间更小。

“我们预计RibbonFET晶体管带来的性能和密度提升，将超过如今的FinFET晶体管。”负责领导这一技术研究的Sanjay Natarajan表示。

PowerVia 的创新点在于，传统的互连技术是在晶体管层的顶部进行互联，PowerVia则将电源线置于晶体管下面，也就是晶体管的背面，可以腾出更多的资源用于优化信号布线并减少时延。

英特尔研究院副总裁、英特尔中国研究院院长宋继强告诉雷锋网，将电源线置于晶体管背面是业界都在研究的技术，主要在设计和工具方面面临着挑战。

“事实上，我们希望在更早的制程节点上测试PowerVia，以确保这项开创性的技术完全准备就绪，2024年在Intel 20A中全面采用。”Sanjay说。

物理意义上，埃米是晶体学、原子物理、超显微结构等常用的长度单位，是比纳米更小的单位，10埃米等于1纳米。Intel 20A 标志着半导体埃米时代的启幕，或将成为制程技术的又一个分水岭。

在更远的未来，Intel 20A下一代工艺Intel 18A也已在研发中，预计将在2025年初推出，将会对RibbonFET进行改进，实现晶体管性能的又一次飞跃。“但是要过一段时间大家才能获得更多的相关信息，因为可预测性对客户至关重要，在整个开发过程中我们始终专注于进度的可预测性。”Sanjay补充表示。

需要指出的是，英特尔今天宣布的新制程技术，全部都是在美国本土开发，将会在英特尔美国俄勒冈州的晶圆厂开始投入大规模生产。

对于英特尔更新节点的命名，赛迪顾问高级分析师吕芃浩持积极态度，他对雷锋网表示：“工艺节点都是各个企业自主命名的，本身技术节点命名上有差距。在同一技术节点，英特尔其实是相对领先的，比如英特尔的10nm工艺跟台积电和三星的7nm基本相当的。采用新的命名可以跟其它代工企业的技术节点保持一致，避免这个命名不同带来的技术落后的假象。按照新的技术路线，英特尔在节点上就是一致了，很快达到相同水平”

一位资深半导体专家也非常看好英特尔最新的路线图。他表示：“英特尔在先进制程方面的能力非常强，最近几年反而落后了，这次的发布应该是解决了某些瓶颈，我对英特尔在先进制程方面实现反超有信心。”

“按照最新的命名，Intel 7 已经开始量产，Intel 4 和Intel 3应该也是能够按照路线图实现的。至于后续工艺将采用新的结构，还有待观察。”吕芃浩同时指出。

2.5D封装下一代研发进行时，

3D Foveros新技术2023年量产

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随着工艺节点的演进，先进封装所扮演的角色也越来越重要，通过纵向扩展和堆叠晶片实现摩尔定律效应，正在实施IDM 2.0的英特尔看到了这一点，同时更新了先进封装的路线图。

2.5D封装解决方案EMIB下一代正研发

2017年，英特尔开始出货基于其2.5D封装解决方案EMIB的产品，Sapphire Rapids，成为业界首个提供几乎与单片设计相同性能的，但整合了两个光罩尺寸的器件（dual-reticle-sized device）。

与标准封装互连相比，EMIB具有2倍的带宽密度和4倍的能效提升。目前，英特尔正在研发下一代EMIB技术，将从现有的55微米凸点间距缩短至45微米，并将在第三代中进一步缩短至40微米。

“我们还将在92x92毫米的封装上使用45微米间距的EMIB，这将是世界上最大的球栅阵列封装。”Ann Kelleher表示。

3D封装技术Foveros升级更新

在Foveros方面，Meteor Lake是在客户端产品中实现Foveros技术的第二代部署，采用Foveros技术的Meteor Lake有几个特点，具有 36微米的凸点间距，不同晶片可基于多个制程节点，热设计功率范围为 5-125W。

今年三月份，英特尔已经透露Ponte Vecchio GPU将是首个同时采用EMIB和第二代Foveros技术的产品。

在去年的架构日上，英特尔简单介绍了基于Foveros两项全新的封装技术，Foveros Omni与Foveros Direct，今天英特尔更加详细地介绍了这两项新技术。

Foveros Omni采用了硅通孔技术和封装铜柱通孔技术的组合，在密集的裸片到裸片的互连中来平衡高速信号和电能传输 为模块化设计和裸片到裸片的互连，裸片到裸片互连从36微米的微凸点间距缩减至25微米，凸点密度翻了四倍，达到1600 IO/mm2。它允许将多个分解的顶片与多个基片集成，顶片和基片都可以基于不同晶圆制程节点混合搭配，从而使得设计更加灵活。

Foveros Direct 是对 Foveros Omni 的补充，实现了向直接铜对铜键合的转变，它可以实现低电阻互连，并使得从晶圆制成到封装开始，两者之间的界限不再那么截然，同时这一封装技术也实现了10微米以下的凸点间距，使3D堆叠的互连密度提高了一个数量级，为功能性裸片分区提出了新的概念，这在以前是无法实现的。

Foveros Direct 与 Foveros Omni ，预计将于 2023年用到量产的产品中。

“Foveros Direct这个名字源于向无焊料直接铜对铜键合的转变，它可以实现低电阻互连。这项技术将改变异构集成，真正将封装技术提升至全新水平。从晶圆制成到封装开始，两者之间的界限正变得不那么截然。”英特尔推动封装创新路线图的负责人Babak Sabi如此表示。

宋继强强调，除了能够实现互连扩展的组装技术外，英特尔还拥有业界领先的先进分拣技术，能够在进行基于EMIB和Foveros的封装之前，对“已知优质晶片”进行更精确的识别。这些创新有助于英特尔优化产品性能和良率——这是实现经济型制造的关键。

Ann Kelleher也透露了英特尔2025年之后制程和封装发展方向，程技术创新方面，2025年后的未来节点将利用堆叠NMOS/PMOS，把Gate All Around提升至全新水平。先进封装方面将在未来几代技术中从电子封装过渡到集成硅光子学的光学封装。

代工服务“开业大吉”，

招揽大客户AWS与高通

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今年3月，Pat Gelsinger对外宣布英特尔将启动升级IDM 2.0战略，除了设计制造自家产品以外，还将根据需求混合使用内部和外部代工，让客户使用其制造技术来制造芯片，为此，英特尔还成立了新的业务部门，IFS （Intel Foundry Services）。

“新”包括系列制程和封装技术，支持x86、ARM和RISC-V生态系统的生产，支持行业标准设计工具（EDA工具）和工作流。客户可以使用行业标准工艺开发套件（PDK）来设计芯片，并交给英特尔制造。

IDM2.0的规划与畅想是令人振奋的，但为内部制造芯片与服务产业有着截然不同的商业逻辑和思路，谁会选择英特尔的代工业务成为业界都好奇的问题。

在今天的会议上，这一问题有了答案。AWS、高通两家公司已经展开同英特尔代工方面的合作，率先成为英特尔代工服务的客户。其中，AWS同英特尔在先进封装方面展开合作，高通则是在Intel 20A上与其合作。

“我很高兴地宣布英特尔已经与AWS签约，它们将成为我们的第一个使用英特尔代工服务（IFS）封装解决方案的客户。此外，我也非常高兴英特尔与高通合作，他们将采用Intel 20A制程工艺技术。”Pat Gelsinger兴奋地表示。

用Pat Gelsinger的话来讲，英特尔的代工业务正扬帆起航。

不过，一位在芯片行业有20多年从业经验的人士曾向雷锋网表示，英特尔从自用工厂转为代工业务主要面临四个方面的挑战：

• 信任度问题。代工厂可以看见芯片公司的设计、出货量、非常精细的出货节奏，甚至是超级机密的数字，透露给任何一家大半导体公司都很危险。这也是台积电只做代工模式的原因，客户信任度高。
• 工具交付问题。服务公司内部的团队和工具可以一边做一边设计打磨，而服务产业与客户配合度不如服务内部顺畅。英特尔的后端工具涉及专利技术，开放与不开放，对客户来说都是问题。
• IP。代工厂需要提供很多IP给设计公司，英特尔的IP价格昂贵，会影响代工业务收入。
• 供货优先级。当英特尔自己的芯片与同类型高端芯片争夺产能问题时，供货紧张的情况下，英特尔是否会故意不给客户供货，以及让自家的芯片产品获利。

另一位芯片设计行业资深人士同样不太看好英特尔做代工，认为IDM与代工存在天然冲突，如果代工成能够转变模式独立运营，可能会是更好的选择。“先进制程投入太大，英特尔无法自己消化，需要找到一些Fabless一起抗，这也是TSMC的发展路径，如果往后几代没有人和英特尔共同承担，英特尔可能会遇到大问题。”

“但如果代工服务向中国客户开放，是英特尔不错的选择。”这位资深人士补充道。

写在后面

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56年前，英特尔创始人之一戈登·摩尔率先提出摩尔定律，为整个半导体行业定下发展方向，各家芯片公司以此为中心进行一场又一场的激烈角逐。

随着摩尔定律逼近1纳米，业界又出现了许多关于超越摩尔定律和延续摩尔定律的探讨，如今英特尔提出埃米时代，曾经一度以为就快走到尽头的摩尔定律，似乎又有了新的生机。

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